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Computer

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3.6 제어장치(ALU) 제어방식 : 메모리에서 명령어 인출해 해독하고 명령 실행하는데 필요한 제어신호 발생 - CPU 내외부에 필요한 제어신호 발생 - CPU 내부 버스 제어신호 - ALU와 register연산에 필요한 동작 신호 - CPU 외부 메모리나 I/O 장치에 읽기와 쓰기 신호 등 [2가지 설계방식] 1. 하드와이어 제어방식 2. 마이크로프로그램 제어방식 - 하드웨어만으로 마이크로연산 수행하도록 구성 - 실행속도 유리하지만 설계 유연성 떨어짐 - 명령어 종류나 설계 바꾸려면 하드웨어 재구성 해야함 - 제어메모리에 저장된 마이크로명령어 찾아 순차적으로 실행(대부분 이 방식) - 명령어 설계 바뀌어도 제어메모리에 저장된 프로그램만 변경

4.5 VLIW 구조 RISC : 간단한 명령부터 복잡한 명령까지 - 회로 설계 복잡 : 복잡한 명령 모두 없애고 명령어 처리구조를 단순화해 기계어 명령의 수를 최소로 줄인 CPU - 가능한 하드웨어만으로 처리해 속도 증가 - 범용 register 갯수 늘려 외부 메모리의 액세스 횟수 최소로 줄여 실행속도 높임 - 병렬처리 프로세서 설계에 효율적(pipeline) : 하드웨어 덜 복잡 - CISC구조에 비해 내부 cache나 여러 개의 명령어 파이프라인과 슈퍼스칼라 구조 구성하기 유리 - 명령어 종류만 줄여 CPU성능 높이는데 한계 - 병렬처리를 고려해 명령어 적절히 분산시켜야 성능 제대로 발휘 - 하드웨어 자원 낭비(컴파일러가 번역해준 명령어 판독해 병렬처리가 가능한 명령이 무엇인지 다시 조사하고 판단해야 함. 성능 높이려..

4.4 슈퍼스칼라 구조 슈퍼스칼라와 파이프라인 : 한 명령어 사이클동안 여러 개의 명령어를 동시에 처리할 수 있도록 설계한 CPU 구조 - 요즘 대부분의 CPU는 슈퍼스칼라 구조 - 슈퍼스칼라 차수 ss : 한 명령어 사이클동안 동시에 처리할 수 있는 명령어 갯수 - 여러 개의 명령어 fetch 장치 - 실행순서에 관계없이 동시에 실행되어도 무관한 서로 독립적인 명령어들을 판단해 골라내는 장치 - 동시에 병렬로 처리할 수 있는 여러 개의 독립적인 명령어 실행 장치 한 명령어 사이클동안 여러 명령어를 읽어와 어떤 명령이 독립적인지 찾아 그것들을 먼저 동시에 실행 (이전에 실행된 명령어의 결과에 종속된 명령어들은 동시에 실행되지 못하고 기다려야 하므로 속도 저하) ss = 3 N = 4 단계 수 : N 명령어 갯수 : i 단계 시..

4.3 파이프라인 구조 명령어 파이프라인 : 하나의 명령어 사이클을 여러 단계로 나누고 각 단계에서 동시에 다른 명령어를 처리하도록 CPU 설계 이런 작업을 pipelining이라고 한다 [2단계 파이프라인 구조] N = 2일 때 1. 명령어 인출(IF) 2. 명령어 실행(IE) [명령어 사이클의 단계 설계] 1. 메모리에 저장된 명령어 인출 2. 명령어 해독 -> 연산코드, 오퍼랜드 필드 분리 3. 오퍼랜드 필드에서 유효주소 찾아냄 4. 유효주소로 메모리에 저장된 실제 피연산자 인출 5. 연산 실행 6. 연산결과 저장 -> 실제 피연산자 명령어에 포함되거나 레지스터에 저장된 경우 3,4 생략 [4단계 파이프라인 구조] 1. 명령어 인출(IF) 2. 명령어 해독(ID) 3. 연산 실행(EX) 4. 연산결과 저장(WB) - 파이..

4.2 병렬계산 병렬처리 - 병렬처리(parallel processing) : 여러 개의 처리장치로 여러 개의 작업 동시 처리(명령어 여러 개 장치에 분산시켜 작업 시간 줄이도록 설계) - 순차처리(sequential processing) : 시간적인 순서대로 작업 처리 : 컴퓨터 병렬처리 작업에 대한 전문적인 용어 - 큰 문제는 작게 쪼개어 작은 문제들로 만들어 동시에 해결할 수 있다는 논리 - 멀티코어 프로세서가 발달하면서 광범위하게 사용됨 병렬계산의 유형 - 비트 레벨 병렬계산(bit-level parallelism) : CPU 프로세서 내부에서 컴퓨터 워드의 비트 수를 늘려 한 번에 처리할 수 있는 비트 수 늘림 - 명령어 레벨 병렬계산(instruction-level parallelism) : 결과에 영향을 주..

4.1 CPU 명령어 사이클 CPU 명령어 사이클(instruction cycle) : 프로그램에서 주어진 명령어를 실행하기 위해 반복적으로 수행해야 하는 일련의 연속적 동작 기본 사이클 + (간접 사이클) + (인터럽트 사이클) - 명령어 인출(instruction fetch) : CPU가 메모리에서 명령어 읽어 옴 - 명령어 실행(instruction execution) : CPU가 명령 수행 : 명령어 인출하여 해독하고 실행 [명령어 인출] 1. 명령어가 저장된 주소 지정 2. 해당 주소에 있는 명령어 가져옴 3. PC(Program Counter )에 다음 명령어 주소 저장 [명령어 실행] 4. 명령어 해독 5. 명령어 실행에 필요한 CPU 내외부 제어신호 발생 : PC가 가르키는 메모리 주소에서 명령어 순서대로 fetch해..

3.7 TCP congestion control : window(receiver network로 전송 얼마나 할 지) size를 사용가능한 대역폭, loss를 살펴보고 결정 - additive increase : loss발생 전까지 증가시킴 - multiplicative decrease : loss발생하면 절반으로 감소 - 혼잡도에 따라 congestion window size를 노란 부분보다 크거나 같게 동적으로 설정 * TCP sending rate : start에 congestion window의 MSS(Maximum Segment Size)는 slow지만 점점 exponential하게 증가 [TCP tahoe 정책] - timeout이나 3번 반복된 ACK 발생할 때 - congestion window이 MSS를 1로 줄임 [TCP RENO 정..

3.6 principle of congestion control : 너무 많은 packet 전송됨 - packet loss(router에서 buffer overflow) 발생 - 긴 delay(router buffer에서 queueing) 발생 [1] [2] router 1개, finite buffer일 때 * 이상적인 경우(보내는 입장에서 다 안다고 가정) -> router buffer가 비어있을 때만 전송(loss 없음) : 불가능 * loss가 발생한 것을 아는 경우(불가능) -> loss가 발생했을 때 retransmission * duplicate(현실적) -> timeout으로 똑같은 copy보내는 상황 - 필요없는 재전송 많이하면 network resource에 낭비 [3] sender 4개, multihop path, timeout, retransmit..

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